RISC-V 第16回Webセミナー

RISC-Vワーキンググループ(技術本部 ハードウェア委員会)が会員向けに主催するWebinarです。

RISC-V WGでは今年度から一般社団法人 RISC-V協会様と相互に賛助会員となり、EdgeTech+でのRISC-V WGコーナーへの共同展示など協創活動を行っています。今回のRISC-V WG主催Webセミナーでは、EdgeTech+で一緒にRISC-V WG展示コーナーにご参画いただいたCodasip様からご講演いただきます。

たくさんの方々の参加をお待ちしています

RISC-V WG主査 小檜山智久 ((株)日立産機システム)

「カスタムRISC-Vの勧めと脆弱性を半減するメモリセーフ技術CEHRI」

講演概要

ここ1年で多くの独自プロセッサベンダがRISC-Vに舵をきり、世界はx86, arm, RISC-Vの3大プロセッサ時代に入りました。これまでのプロセッサは、原則ISA(命令セットアーキテクチャ)もマイクロアーキテクチャも、カスタムは許されなかったため、既存プロセッサに合わせて、周辺やアプリケーションの最適化を強いられてきたのが現状です。これに対し、RISC-Vはユーザが最適なISAの組合せ、最適なマイクロアーキテクチャの実装を選び、開発することができます。

本セミナーでは、これまでのカチカチのプロセッサIPとは全く異なる自由な世界をもたらしたRISC-Vについて、そのカスタム化と、併せてセキュリティ面で非常に脆弱なC/C++のメモリ管理に関する画期的なCHERI技術についてご紹介いただきます。

講　師

開催概要

• 開催日時　1月31日(水)15:00～16:00
• 開催形態　Webセミナー
  　　　　　* Cisco WebEx による配信。参加お申込者には後日参加URLをご案内いたします。
• 参加申込　参加費：無料　
• 申込は下記フォームからお願いします。
  フォーム：https://forms.gle/2MQRWnbhNY9hQ1ad8
• お問合せ　JASA事務局 (樋口)　 E-mail resistration@jasa.or.jp